Новая функция Описание системы Выгрузить Verilog
Контакты   переключиться на  Русский   переключиться на  Английский


Назначение системы

 Система предназначена для получения Verilog-моделей цифровых комбинационных схем на основе заданного пользователем произвольного логического выражения. Возможно построение моделей двух уровней сложности.

Как использовать

 Прежде всего, введите логическое выражение (также можно выбрать любое из таблицы стандартных логических функций).
Для получения простой Verilog-модели этого достаточно - нажав кнопку 'Сформировать' получите под ней саму модель.
Для получения сложной модели с временными параметрами необходимо дополнительно предоставить Spice-описание цифровой ячейки и технологической библиотеки параметров транзисторов (можно загрузить собственное описание или воспользоваться предлагаемым по умолчанию). Кроме того, укажите параметры spice-моделирования (раскройте раздел 'Исходные параметры spice-моделирования'. Большинство параметров имеют значения по умолчанию. Только для двух параметров вы должны подставить данные самостоятельно: 'Имя ячейки в библиотеке ячеек' и 'Порядок узлов в описании ячейки'. Подходящую ячейку для указанной вами логической функции можно найти просмотром spice-файла библиотеки ячеек (нажмите на значок находящийся ниже этого поля). Подходящий порядок узлов выберите из предлагаемого списка (поле 'Стандартные списки') или сформируйте самостоятельно согласно описанию ключевых слов.

Возможные проблемы при получении сложной модели

 Упрощенно можно сказать, что сложная модель отличается от простой наличием временных параметров. Для их получения необходимо провести встроенное spice-моделирование цифровой ячейки, для чего необходимо предоставить следующие данные:
  • подобрать в библиотеке ячеек описание ячейки, соответствующее задаваемой вами логической функции,
  • подобрать технологический файл моделей, обеспечивающий нормальное функционирование выбранной вами ячейки
  • подготовить набор входных тестов (выполняется автоматически по заданной логической функции)
  • подобрать остальные параметры spice-моделирования (напряжения питания, температура, нагрузочные емкости, фронты входных сигналов и др.) таким образом, чтобы получить корректные выходные сигналы, допускающие вычисление фронтов и задержек.

Если при всех заданных параметрах фронты и задержки получить не удается, попробуйте поварьировать значения напряжения питания и нагрузочных емкостей. Задача упрощается, если ошибки не столь грубы, и удается получить графики выходных кривых - в этом случае становится понятным, укладываются ли значения фронтов и задержек в заданную длительность такта входной тестовой последовательности.


Выгрузка Verilog-модели в виде файла

 Для того, чтобы получить описание Verilog-модели в виде отдельного файла, используйте значок находящийся в подзаголовке блока 'Verilog-модели' или воспользуйтесь кнопкой меню в верху страницы.

Обозначения операций

 
отрицание
~
01
10
логическое И
&
 01
000
101
логическое ИЛИ
|
 01
001
111
исключающее ИЛИ
^
 01
001
110
отрицание исключающего ИЛИ
^~ или ~^
 01
010
101

Copyright © 2011-2017 ИППМ РАН. All Rights Reserved.

Разработка сайта - ИППМ РАН

Обратная связь